##
verzia 2 - doplnena dolna polovica textu od JurajSlovakID
##
- DDR5 maju 2 kanaly na modul co su 4 kanaly pri dvoch/styroch moduloch.
- Podla JEDEC maju zakladne hodnoty pre DDR5 4800MT/s CL40-40-40 (DDR4 mali 3200MT/s CL22-22-22)
- Manazment napajania - u DDR5 je napajaci okruh presunuty zo zakladnej dosky priamo na jednotlive moduly, aka bude kvalita tohto okruho zalezi od vyrobcov pamati, v minulosti stacilo kupit dobru dosku ktora poskytla modulom premiove napajanie. Je este skoro hovorit ci z toho bude DDR5 tazit a ako vyrobcovia pamati urobia / objednaju externe napajaci okruh.
- Plna podpora ECC na cipe a ECC pri prenose aj pri citani aj pri zapise. Na cipe umiestnene ECC (On-Die ECC) DDR5 prinasaju plnu podporu ECC korekcie pre 1 chybu (single bit error) (to moze zachranit test pri overclockingu pamati pretoze tam sa niekedy caka na tuto "chybu" aj niekolko hodin) podporuje ECC pri zapise aj pri citani. Vie upozornit na 2 chyby v rade (tie uz ale neopravi). Ista cast jednotlivych cipov je venovana ECC. ECC pri prenose si ziada 2x 8 bitov (pre 2 kanaly) na kazdy modul. Kanal je teda v praxi 2x 40 bit pre modul zahrnujuc ECC pri prenose (cez kanal). Nove ECC je dobra vec, avsak nieje tu nahodou, vyssie kapacity/rychlosti a mensi vyrobny proces totiz vyvija vacsiu pravdepodobnost chyb. ECC na chipe si vyziada aj vacsiu plochu cipu kedze na kazdych 128 bitov dat, DDR5 DRAM ECC pridava 8 bitov navyse. ECC na cipe teda opravuje data v nom ulozene a ECC pre bus pri transfere cez kanal chrani chyby v komunikacii CPU->kontroler->DRAM. Tymto zosilnuje RAS na cipe odlahcujuc bremeno z kontrolera. Pamatovy kontroler v tejto komunikacii vysle data pre zapis a vypocita pren ECC hodnotu, DRAM generuje ECC pri dorucenych dat ktore porovna s ECC vypocitanym kontrolerom.
- Kanaly na modul DDR5 su dva pri dvoch moduloch je to teda quad channel, rozdelene su po 32 bitov na kanal, kazdy kanal dostane 8bit ECC ochranu (spolu 80bitov), oproti DDR4 64bit + 8bit ECC ochrany (spolu 72bit), okrem lepsej ochrany zvacsuje paralerizmus ktory podpori vykon
- registering clock driver (RCD) je klucovy komponent u DDR DIMM modulov ktory je zodpovedny za distribuciu dat cez 2 kanaly kazdeho modulu po 32bit datovej sirke
- Zdvojnasobeny pocet bank umozni vyssiu kapacitu jednotlivych cipov na module umoznujuc 128GBajtove moduly.
U DDR5 je to 32bank rozdelenych do 8 skupin v porovnani s DDR4 16bank 4 skupiny. To je dvojnasobok toho co vedia DDR4. Toto umoznuje mat otvorenych dvojnasobny pocet bank pri 1 prikaze na vyber. DDR5 uviedla tiez Same Bank Refresh Function SBRF co umoznuje refresh pre kazdu banku z grupy jednotlivo namiesto horsej efektivity refreshu vsetkych bank.
Toto zvacsuje celkovu efektivitu systemu podporujuc viac stranok otvorenych naraz takto zvacsujuc pravdepodobnost pre nahodne citanie z tychto bank. Novinkou je tiez zabranenie moznej degradacii vykonu technologiou self-bank sequential memory access.
- Burst Length sa zmenil z 8 (DDR4) na 16 (BL16). To umozni odoslat jeden "burst" z kazdeho kanala zdvojnasobujuc tak pristup tychto burstov k 64bytom dat procesora - CPU "cache line" ma 64bytov. Pri pouziti len polovice sirky prenosu DDR5 (teda u kazdeho kanala zvlast) co je velka vyhoda hlavne u dnesnych 8kanalovych (DDR4) serverovych zapojeni upgrade na 16kanalov s BL16.
- Upgradnuty Refresh zvladne az 32 bank naraz na jeden prikaz co je 2x viac ako u DDR4
- Prefetch sa zvecil z 8n na 16n umoznujuc dvojnasobne rychlosti pri zachovani rovnakeho rozsahu core clock ako u DDR4.
[wikipedia] -Prefetch architektúra umožňuje veľmi rýchly prístup k viacerým dátovým slovám v jednom riadku pamäte. Typická DRAM pamäť pracuje v troch fázach: prednabitie, prístup na riadok a prístup na stĺpec. Najnáročnejší a najpomalší je prístup na riadok. Napr. prístup k riadku typicky trvá 50 ns a k stĺpcu iba 10 ns. Tradičné DRAM preto majú už dlhšie podporovaný rýchly prístup k otvorenému/čítanému riadku. Napr. pre 8 bitov širokú pamäť (s 8 bitovým dátovým slovom) a 2048 bitmi v riadku, je relatívne rýchly prístup ku ktorémukoľvek z 256 dátových slov (2048/8). Prefetch architektúra tento prístup ešte urýchľuje. Pri prístupe k pamäti prefetch zásobník zoberie nie jedno ale celý sled za sebou idúcich dátových slov v otvorenom riadku pre čítanie a veľmi rýchlo ich presunie na IO piny a to bez nutnosti adresácie stĺpov a to všetko v jednom cykle vnútornej pamäte.
- DQ receiver equalization je novinkou u DDR5. Pouzita technologia Multi-tap DFE ulahci prechod na stale vyssie frekvencie pamati. Otvara DQ data okno vnutri dram.
- Duty cycle adjustment (DCA) - dalsia novinka - umozni kontroleru kompenzovanie "duty cycle distortion DCD" na vsetkych DQS a DQ pinov upravenim "duty cycle" vnutri DRAM.
- Internal DQS delay monitoring je opat vec ktoru prinasa DDR5. Pomocou "DQS interval oscillator"-u poskytuje metodu pre kontroller, s ktorou kontroler rozhodne ci a kedy spravi "re-train" na zaklade oneskoreniam sposobene nestalou voltazov (resp. jej zmenami) a teplotou cipov.
Vytvara sa tu odolnost proti tymto enviromentalnym zmenam.
- Prerobeny command address interface pre vyssie dosahovanych frekvencii.
- MIR (“mirror” pin) - novinka u DDR5 - zlepsi DIMM signaling umoznujuc kratsie cesty pre "clamshell moduly" a dizajn PCB.
- Bus inversion - u DDR4 Data bus inversion (DBI). Novinka u DDR5 je Command/address inversion (CAI). Zmensi silu a sum VDDQ napajacej vetvy.
- CA training, CS training, write leveling training modes - (u DDR4 Write leveling training mode). Novinkou u DDR5 su CA training, CS training, and write leveling training modes. Umoznujuc lepsi priestor pre timing na CA a CS pinoch - podpori vyssiu prenosovu rychlost dat (faster data rates). Write leveling u DDR5 tiez kompenzuje nezaradene DQ-DQS cesty pre lahsiu podporu rychlych datovych prenosov pri kratkych "predslovov" zapisu tiez podporujuc kratsie "bus turnarounds".
- Read training patterns - (u DDR4 possible with the MPR) U DDR5 dedujivabe NR ore seriove (definovane uzivatelom) clockom a LFSR generrovanych training patternov. Dedikovany read training zahrna MRcka pre training pattern selekcie zahrnajuc aj ten ktory pouziva LFSR k poskytnutiu PRBS patternu. Toto tvori viac robustnu podporu pre casovanie citania hlavne u vyssich datovych prenosov.
- Mode registers - viac priestora v registroch pre dodatocne nove funkcie (u DDR4 7 x 17 bits). Po novom u DDR5 az 256 x 8 bits.
- PRECHARGE prikazy - (u DDR4 All bank and per bank) - DDR5 ma all bank, per bank a same bank. PREsb ponuka precarging specifickej banky v kazd skupine udrzujuc aktivny stav ostatnych bank.
- REFRESH command - (u DDR4 All bank) - DDR5 ma All bank, Same bank. Same bank refresh (REFsb) dokaze refreshovat specificku banku v kazdej skupine poskytujuc tak pristup ku vsetkym dalsim otvorenym bankam.
- Loopback mode - novinka umozni testovanie DQ a DQS signalizacie medzi kontrolerom a DRAM izolujuc aktualne pole pamate kym niesu read/write pristupy potrebne.
- Mensia spotreba
#####################################
Testy stability a benchmarky:
OCCT10 - memory test - AVX pre test stability DIMM, SSE pre test stability IMC (integrated memory controller)
Poprosim pridat nejake voltaze tipy triky sumare informacie, budem doplnat do hlavneho postu ktory je tu pre laikov aj pre geekov samozrejme aj s menami (s nickmi). Ak sa nieco nepaci rad to s vami dohodnem
Pre vysledky merani je tu vlakno AIDA64 Battle:
https://pretaktovanie.zoznam.sk/viewtop ... 3&start=75
co treba (co by som rad doplnil)
jednotlive voltaze a postupy pri taktovani
6000mhz s prehladom staci na Intela a bude stacit aj na AMD. Toto je skor na benchmarky, kto sa s tym hrajka 
Ale tak ide to pekne dopredu, vykonu nie je nikdy dost. Teraz bude standart 6000mhz ,,, za rok za dva bude mozno 7000 / 8000mhz. Zo 4800 JEDEC to ide velmi rychlo hore.
Skusam sa s tym este hrat, ale tak ci tak tie ramky pojdu prec a chcem kupit rychle A-die cipy, takze to moc nehrotim.
